求分析：生成位流文件时的警告（VHDL）

zhangtaozt

在一个工程中，我写了一个子模块，代码如下：
entity float_to_zheng is
port(din : in  std_logic_vector(31 downto 0);
dout : out std_logic_vector(10 downto 0));
end float_to_zheng;
architecture Behavioral of float_to_zheng is
begin
process(din)
begin
if din(30 downto 23)="01111111" then
dout<="00000000001";
elsif din(30 downto 23)="10000000" then
dout<="000000000"&'1'&din(22);
elsif din(30 downto 23)="10000001" then
dout<="00000000"&'1'&din(22 downto 21);
...
elsif din(30 downto 23)="10001001" then
dout<='1'&din(22 downto 13);
end if;
end process;
end Behavioral;

在生成位流文件的时候，显示的警告如下：
Clock net u8/dout_not 0001 is sourced by a combinatorial pin.This is not good design practice.Use the CE pin to control the loading of data into the flip-flop.
请高手指点一下，这是怎么回事，该怎么改进呢？

acgoal

报告的warning和这个模块看起来没关系，至少从你贴的代码没看出来问题。但是报告的warning你的确需要关注，你用了gating clock，你是不是将这个模块的dout在外面用作时钟了？如果是的话，设计是不建议这样用的。
最好不要用运算之后的信号来做一个模块的输入时钟，因为信号的时钟要求非常高的质量，对于duty-cycle, jitter, skew都有非常高的要求。但是组合逻辑生成的时钟可能会有毛刺等等对于时钟是非常致命的东西。
除非你非常有把握，否则不建议这样的设计方法。
这就是这个警告的意思。

zhangtaozt

回复 2# acgoal


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zhangjunxf

thank you for sharing!!