pipelined adc中关于比较器的一些问题，大家帮帮忙！

azhen1987

我设计了预放大锁存比较器用于子adc中，结构很简单，前面两级是五管差分对组成的全差分放大器，后面接了一级由时钟控制的2个首尾相接的反相器构成的锁存器，在时钟控制下正常工作，我的问题是，如何通过计算或者仿真来得到该比较器的灵敏度，最大失调电压，以及延迟等等指标？（灵敏度和分辨率怎么区别？）在选用哪种结构的比较器的时候应注意些什么呢？（另外：我这个比较器的整体用的是开关电容比较器）谢谢大家了！

azhen1987

来帮忙啊！ 路过看看也好！

zhuyun_zizy

最大失调电压  是不是 input referred offset?
run Monte Carlo simulation and you can get distribution of trip point (trip point is the input voltage where output flips), it should follow Gaussian distribution, from which you get 1-sigma or 3-sigma input referred offset.

延迟 很简单， 如果你的latch (背靠背的inverter） 在clock 的上升沿 regenerate, 延迟就是从上升沿时刻到output flip之间的时间，反之亦然。

灵敏度，分辨率都  没听过 不好意思

选择标准么， 你首先得清楚comparator 的 specs: input referred offset, delay, kickback noise， trip point 等, 当然还有所有模块共有的 面积 和 power consumption. 对于pipelined adc, input referred offset 要求稍低些 (Vref/4 ， 你懂得), high speed 的情况 delay 就要求小一些; kickback noise 和comparator 结构直接相关， 另外也要看你的 reference buffer 的带宽；  offset 和 comparator 的 面积 相关， 也与结构相关。

不知道算不算回答了你的问题

madequn

受教了