set_wire_load_model

fly123456 · 发表于 2011-3-31 20:40:14

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求教：
在做DC综合的时候，set_wire_load_model -name smic18_wl10改为set_wire_load_model -name smic18_wl50后时序无法满足，问下这个参数到底意味着什么，求详细点的解释，谢谢

hyeneo · 发表于 2011-3-31 21:19:01

你参考一下DC的manual吧，应该会有详细解释的。

loglong · 发表于 2011-4-1 11:02:36

在验证这里问....应该去后端板块问.
我觉得:
先看一下你综合用的是哪个公司的库, 看名字应该是smic .18的库.
然后看看这个库的user guide, 里面应该说wireload 10和50的区别.
wireload的意思是你的线的负载, 用于模拟你线的电容, 一般50的模型RC取得参数比10的模型的RC参数大, 所以导致你的时序不收敛. 其实综合不需要考虑太多的wireload, 你可以选个最小的模型, 或者typical的模型, 然后综合后给后端的专业人士去做layout.
我很久没综合了, 说的不对的请大家指正.

IC123321 · 发表于 2014-3-18 14:40:59

回复 3# loglong

受教了，多谢

richardxingxing · 发表于 2014-3-21 09:53:03

好像指的是分段等效电阻的不同。
不过现在synospsy自己都不建议使用wire load model在前端做综合了，因为随着process越来越小，这个wire load mode计算方式差别太大。
建议：
1.如果用dc综合，就用zero wire load model，在 uncertainty上对每个时钟加上30%的余量
2.如果工具给力，尽量用DCT或者DCG吧

Haniel1986 · 发表于 2016-3-7 16:18:37

wire_load怎么选择！？在primetime时根据什么进行选择！？

[求助] set_wire_load_model

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