不错的SV代码案例 SystemVerilog Code Examples

DB0079 · 发表于 2011-3-28 17:58:26

感谢lz分享资料

rice973 · 发表于 2011-4-26 15:04:27

学习一下。。。

ssss1983 · 发表于 2011-5-12 09:28:47

需要好多的钱啊？

ssss1983 · 发表于 2011-5-12 09:32:38

顶顶更加健康

hhhvvv · 发表于 2011-5-17 09:32:08

kankan

ricky000a · 发表于 2011-5-17 13:51:45

thanks for sharing

acer1128 · 发表于 2011-10-10 16:33:49

不需要多解释，直接看文件名称就理解意思了。
SV对VHDL进行仿真，其中design code一套SV，一套VHDL，都是基 ...
eaglelsb 发表于 2011-3-23 15:54

登录/注册后可看大图

Thanks for the system verilog.

jqqwts · 发表于 2011-10-10 16:57:51

thanks for sharing

mzsm1 · 发表于 2011-10-10 17:13:53

内容确实不错

cylblue · 发表于 2011-10-21 19:38:27

feichangganxie

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