不错的SV代码案例 SystemVerilog Code Examples

eaglelsb · 发表于 2011-3-23 15:54:53

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 eaglelsb 于 2011-3-28 08:30 编辑

不需要多解释，直接看文件名称就理解意思了。
SV对VHDL进行仿真，其中design code一套SV，一套VHDL，都是基础的常用的仿真安全

SystemVerilog_for_VHDL_Engineers.zip (218.18 KB, 下载次数: 530 )
FPGA仿真安全，大多用verilog代码写成，分为多个种类，功能也比较强，如状态机，CPU读写，RAM读写等

fpgasimulation_examples.zip (4.83 MB, 下载次数: 719 )

SV进行宏定义`define并进行引用的一个例子，比较简单

macro_example.zip (1.01 KB, 下载次数: 319 )

I2C的代码

i2c_monitor.zip (589.61 KB, 下载次数: 560 )

代码覆盖率的例子，包括培训代码覆盖率概念的PPT等，这个比较值

code_coverage.zip (3.99 MB, 下载次数: 1245 )

tbb2009 · 发表于 2011-3-26 22:14:12

thanks for sharing

tbb2009 · 发表于 2011-3-26 22:18:59

thanks for sharing

tbb2009 · 发表于 2011-3-26 22:23:25

thanks for sharing

tbb2009 · 发表于 2011-3-26 22:26:44

感谢分享资料

tbb2009 · 发表于 2011-3-26 22:29:51

感谢分享资料

uestczgm · 发表于 2011-3-27 21:35:24

多谢共享好东西

uestczgm · 发表于 2011-3-27 21:40:08

还请楼主说清楚是什么资料，好下载，多谢

eaglelsb · 发表于 2011-3-28 08:25:26

回复 8# uestczgm
我添加一下说明

liuyueying1 · 发表于 2011-3-28 15:11:55

好谢谢分享！

[资料] 不错的SV代码案例 SystemVerilog Code Examples