求助，关于quartusii中的clock network delay！万分感谢！

del_1010 · 发表于 2011-3-22 20:57:10

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请教下，如何修改一个时钟路径的clock network delay？本人在timequest下，观察时序图发现，在跨异步时钟域的时候，有条路径的hold不满足，原因是latch时钟的clock network delay太大，如何通过时序约束改善？谢谢！
注：launch时钟为80MHz，latch时钟为280MHz。

acgoal · 发表于 2011-3-22 21:24:48

跨越时钟域？你要满足这个setup和hold干嘛？不是false path吗？

del_1010 · 发表于 2011-3-23 18:03:39

跨越时钟域？你要满足这个setup和hold干嘛？不是false path吗？
acgoal 发表于 2011-3-22 21:24

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false path是让时序分析器不分析还是怎么？您再详细说下，谢谢！

nobody0001 · 发表于 2011-3-23 22:06:16

实际不存在的路径或对时序没有要的路径一般都设成false path，这样设了后，确实时序工具就不会分析对应的路径了，或者通过时钟分组把两个时钟设成异步时钟组，那样时序工具也不会分析两个时钟间的路径，不过自己要从设计上保证信号能保持足够长时间以被令一个时钟采到
异步时钟域之间的控制信号一般可以采用握手方式处理，以保证设计的稳定性，如果是快时钟采慢时钟的信号的话一般也可以用寄存器打两拍后用，来尽量避免亚稳态（特别是用作状态机的跳转信号时）

acgoal · 发表于 2011-3-23 22:47:12

回复 3# del_1010

跨越时钟的信号是需要良好的设计风格和规范，保证信号的完整采样。所以后端STA不需要分析这些路径的时序。所以可以false path掉这些路径，这样的话时序分析工具就不会分析了。不同公司的软件设置false path的方法都不一样，看看软件的约束方法文档吧。

del_1010 · 发表于 2011-3-24 21:59:22

实际不存在的路径或对时序没有要的路径一般都设成false path，这样设了后，确实时序工具就不会分析对应的路 ...
nobody0001 发表于 2011-3-23 22:06

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谢谢回复，我现在主要的问题是，ip核内部有异步时钟域的数据交流，我没有办法修改程序。从时序报告里看，在异步时钟域交互的个别路径有报错的情况，所以只能从时序约束方面避免这种情况的发生。

del_1010 · 发表于 2011-3-24 22:04:04

回复 del_1010

跨越时钟的信号是需要良好的设计风格和规范，保证信号的完整采样。所以后端STA不 ...
acgoal 发表于 2011-3-23 22:47

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谢谢回复，您的意思是说在跨时钟域交互的路径里，不用管它是否采错，都不用处理，只要在同一个时钟域不错就行了？是这个意思么？

acgoal · 发表于 2011-3-24 22:21:53

回复 7# del_1010

不是不管是否采样错误，而是设计需要保证不能错误采样。
设计保证的话，后端时序分析就不需要分析这一条路径了。事实上靠STA无法分析跨越时钟的时序关系，因为两个不同时钟时序完全没关系。

del_1010 · 发表于 2011-3-24 22:37:23

回复 del_1010

不是不管是否采样错误，而是设计需要保证不能错误采样。
设计保证的话，后端 ...
acgoal 发表于 2011-3-24 22:21

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谢谢您的回复，在我的例子中，两个时钟是有关系的，80MHz时钟是280MHz时钟经PLL分频后的输出。这样的话，时序分析器就知道这两个时钟之间的关系了。

del_1010 · 发表于 2011-3-24 22:39:47

这点我没有说清楚，不好意思啊！

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