Verilog-A中如何给数组赋值

gaom9 · 发表于 2011-3-21 21:26:38

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本帖最后由 gaom9 于 2011-3-21 21:34 编辑

大家好：
请问在Verilog-A中如何给一个数组赋初始值？
如我定义了一个数组

output [7:0] dout;
voltage [7:0] dout;

我想用initial_step给这个数组中的各位赋与不同的值，不知道要怎样来完成呢？

不想一个个地加进去，verilog里面是有这样的操作的。

generate函数好像只能赋一样的值...

谢谢各位！

过路心客 · 发表于 2011-3-22 10:02:24

帮顶，同想知道

george.chen · 发表于 2011-7-5 18:58:05

同问，verilog-a 的输入时5bits数字信号，怎么当做数值用啊。

大飞 · 发表于 2011-7-5 19:14:29

没发现有方便的方法

shikaicool · 发表于 2011-8-17 15:49:46

谁知道啊没发现啊

deng1205 · 发表于 2011-8-26 14:26:28

同问，

twfly · 发表于 2011-10-9 15:56:57

同问啊，求解

ddmin120707 · 发表于 2014-7-28 18:08:51

同问啊

lidapang · 发表于 2015-4-16 22:14:27

同问，等答案

yuwenjuan · 发表于 2018-6-5 15:45:45

请问楼主解决了吗

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