在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6549|回复: 17

[资料] 40nm与45nm工艺节点下的功耗分析

[复制链接]
发表于 2011-3-18 21:46:25 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
未命名.bmp


作者:Matt Klein
在40nm和45nm工艺节点,功耗已经成为FPGA选择的头号因素,本白皮书揭示了赛灵思如何设计最新推出的Spartan®-6 (45 nm)和Virtex®-6 (40 nm) FPGA系列,使其动态功耗比其上代 Spartan-3A和 Virtex-5 器件降得更多。如此大幅度地降低功耗需要很多工程创新,在40nm和45nm节点,晶体管呈指数级漏电流增长,使静态功耗成为主要挑战,此外,对高性能的追求驱使内核时钟频率更高,又增加了动态功耗,本白皮书揭示了了赛灵思如何在Spartan-6 和Virtex-6 FPGA上通过工程创新解决了这些挑战。
语种:英文

40nm与45nm工艺节点下的功耗分析.pdf

1.59 MB, 下载次数: 264 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-3-19 17:30:46 | 显示全部楼层
非常感谢
发表于 2011-3-21 13:05:56 | 显示全部楼层
thanks!!!!!!!!!
发表于 2011-3-21 13:10:34 | 显示全部楼层
nice...
发表于 2011-3-21 13:38:11 | 显示全部楼层
very good!!!!!!!!
发表于 2011-7-13 00:17:11 | 显示全部楼层
thanks for sharing
发表于 2011-8-31 17:09:59 | 显示全部楼层
非常感谢
发表于 2011-8-31 17:16:58 | 显示全部楼层
good for study
发表于 2012-5-1 15:16:15 | 显示全部楼层
太好了,正是我需要的东西
发表于 2012-6-7 15:10:17 | 显示全部楼层
非常感谢
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 20:44 , Processed in 0.030390 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表