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[资料] 40nm与45nm工艺节点下的功耗分析

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发表于 2011-3-18 21:46:25 | 显示全部楼层 |阅读模式

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作者:Matt Klein
在40nm和45nm工艺节点,功耗已经成为FPGA选择的头号因素,本白皮书揭示了赛灵思如何设计最新推出的Spartan®-6 (45 nm)和Virtex®-6 (40 nm) FPGA系列,使其动态功耗比其上代 Spartan-3A和 Virtex-5 器件降得更多。如此大幅度地降低功耗需要很多工程创新,在40nm和45nm节点,晶体管呈指数级漏电流增长,使静态功耗成为主要挑战,此外,对高性能的追求驱使内核时钟频率更高,又增加了动态功耗,本白皮书揭示了了赛灵思如何在Spartan-6 和Virtex-6 FPGA上通过工程创新解决了这些挑战。
语种:英文

40nm与45nm工艺节点下的功耗分析.pdf

1.59 MB, 下载次数: 264 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-3-19 17:30:46 | 显示全部楼层
非常感谢
发表于 2011-3-21 13:05:56 | 显示全部楼层
thanks!!!!!!!!!
发表于 2011-3-21 13:10:34 | 显示全部楼层
nice...
发表于 2011-3-21 13:38:11 | 显示全部楼层
very good!!!!!!!!
发表于 2011-7-13 00:17:11 | 显示全部楼层
thanks for sharing
发表于 2011-8-31 17:09:59 | 显示全部楼层
非常感谢
发表于 2011-8-31 17:16:58 | 显示全部楼层
good for study
发表于 2012-5-1 15:16:15 | 显示全部楼层
太好了,正是我需要的东西
发表于 2012-6-7 15:10:17 | 显示全部楼层
非常感谢
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