VCS仿真选项请教

salome · 发表于 2011-3-14 23:39:04

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VCS仿真选项有-nospecify -notimingcheck 这两个选项是禁止时序检查的，
仿真的时候不是应该都做时序检查的吗？
还是说前仿可以不进行时序检查？

salome · 发表于 2011-3-16 01:08:24

sdf不是有时序检查方面的定义吗。。。

xBird · 发表于 2011-3-16 15:49:37

做前仿的时候，不用管这两个信号，如果做Gate或者layout的后仿真的话，如果你不想做带sdf的时序仿真，就要用到这两个参数了，否则仿真会出错的。

salome · 发表于 2011-3-16 22:52:07

回复 4# xBird

非常感谢大家的回答。
我理解下：加上这两个选项是可以不进行时序检查，而节省仿真时间。
说会出错是怎么个讲法？

[讨论] VCS仿真选项请教