High-Speed Low-Jitter Frequency Multiplication in CMOS

tony8261 · 发表于 2011-3-9 12:47:57

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 tony8261 于 2011-3-11 10:56 编辑

国外一篇博士毕业论文，关于低噪音DLL和PLL的。

High-Speed Low-Jitter Frequency Multiplication in CMOS.pdf (4.02 MB, 下载次数: 90 )
Contents
List of Symbols vii
1 Introduction 3
1.1 Jitter and Phase Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.2.1 Serial communication . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.2.2 Digital Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . 7
1.2.3 Tuning Systems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.3 Frequency and Clock Multiplying Architectures . . . . . . . . . . . . . . . . 8
1.3.1 Phase-Locked Loop . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.3.2 Delay-Locked Loop . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.3.3 Clock Interpolation . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.4 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.5 Thesis Outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2 Comparing DLL and PLL 17
2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.2 Analysis of DLL jitter due to noise . . . . . . . . . . . . . . . . . . . . . . . 18
2.2.1 Mathematical Model of the DLL with Noisy Building Blocks . . . . 18
2.2.2 DLL output jitter due to noise . . . . . . . . . . . . . . . . . . . . . 21
2.3 Analysis of PLL jitter due to noise . . . . . . . . . . . . . . . . . . . . . . . 22
2.3.1 Mathematical model of the PLL with Noisy Building Blocks . . . . . 23
2.3.2 PLL output jitter due to noise . . . . . . . . . . . . . . . . . . . . . 24
2.3.3 PLL optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.4 Comparing DLL and PLL jitter due to noise . . . . . . . . . . . . . . . . . . 27
2.4.1 Delay cell jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.4.2 PLL jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.4.3 DLL jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.4.4 Comparison and Discussion . . . . . . . . . . . . . . . . . . . . . . 28
2.5 Jitter due to mismatch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.5.1 DLL output jitter due to delay cell mismatch . . . . . . . . . . . . . 30
2.5.2 DLL jitter due to CP mismatch . . . . . . . . . . . . . . . . . . . . . 32
2.6 Impedance Level Scaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.7 Simulation results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2.7.1 Noise simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
2.7.2 Mismatch simulations . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.8 Summary of Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3 Low-Jitter PLL Design Issues 45
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
3.2 Time-Continuous PLL Analysis . . . . . . . . . . . . . . . . . . . . . . . . 45
3.2.1 The Time-Continuous PLL Model . . . . . . . . . . . . . . . . . . . 46
3.2.2 Loop Filter Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
3.3 PLL Output Phase Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.3.1 Equivalent Synthesizer Phase Noise Transfer . . . . . . . . . . . . . 50
3.3.2 VCO Phase Noise Transfer . . . . . . . . . . . . . . . . . . . . . . . 52
3.3.3 Loop Filter Noise Transfer . . . . . . . . . . . . . . . . . . . . . . . 53
3.4 PLL Bandwidth Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . 54
3.4.1 Optimal Loop Filter Capacitor Size . . . . . . . . . . . . . . . . . . 56
3.5 Influence of Reference Frequency on Phase Noise and Jitter . . . . . . . . . . 59
3.5.1 Charge Pump Noise as a function of fref . . . . . . . . . . . . . . . . 60
3.5.2 PD and Divider Noise as a function of fref . . . . . . . . . . . . . . . 61
3.5.3 Consequences of Increasing fref . . . . . . . . . . . . . . . . . . . . 62
3.6 Summary of Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
4 Dimensioning Current Mode Logic 67
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
4.2 CML gate structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
4.3 CML bu er . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.3.1 Maximum Tail Current . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.3.2 Load resistor value . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
4.3.3 Speed versus tail current . . . . . . . . . . . . . . . . . . . . . . . . 73
4.3.4 Voltage headroom of the tail current source . . . . . . . . . . . . . . 74
4.3.5 CMOS Simulation Results of CML Bu er . . . . . . . . . . . . . . . 75
4.4 2-input CML gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
4.4.1 Maximum Tail Current . . . . . . . . . . . . . . . . . . . . . . . . . 79
4.4.2 CMOS Simulation Results of 2-input CML Gate . . . . . . . . . . . 80
4.5 Summary of Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
5 High-speed Phase Detection 89
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
5.2 Traditional Phase Detectors . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
5.2.1 Mixer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
5.2.2 Exclusive OR Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
5.2.3 Edge-triggered SR-flip-flop . . . . . . . . . . . . . . . . . . . . . . 91
5.2.4 Tri-State Phase-Frequency Detector . . . . . . . . . . . . . . . . . . 93
5.2.5 Sample&Hold PD . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
5.3 PFD speed limitation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
5.3.1 Switched Reference Divider . . . . . . . . . . . . . . . . . . . . . . 97
5.3.2 PFD phase detection speed limitation . . . . . . . . . . . . . . . . . 98
5.4 A Simple and fast two-AND-gate PD . . . . . . . . . . . . . . . . . . . . . . 99
5.5 Phase Detector Speed Comparison . . . . . . . . . . . . . . . . . . . . . . . 102
5.5.1 Digital Gate Model . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
5.5.2 High-Level Speed Comparison . . . . . . . . . . . . . . . . . . . . . 104
5.5.3 CMOS simulation results . . . . . . . . . . . . . . . . . . . . . . . . 106
5.6 Combining PD and CP by mirroring PD output current . . . . . . . . . . . . 108
5.7 Summary of Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
6 A 2.5-to-10 GHz CMU in 0.18m CMOS 113
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
6.2 CMU Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
6.2.1 Lock Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
6.2.2 The Frequency Detector Implementation . . . . . . . . . . . . . . . 116
6.2.3 The Charge Pumps . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
6.2.4 The VCO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
6.2.5 Phase Noise Optimization . . . . . . . . . . . . . . . . . . . . . . . 122
6.2.6 layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
6.3 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
6.3.1 CMU chip measurements . . . . . . . . . . . . . . . . . . . . . . . . 124
6.3.2 Stand-alone PD and FD chip measurements . . . . . . . . . . . . . . 126
6.4 Summary of Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
7 Conclusions 131
7.1 Summary of Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
7.1.1 Chapter 1: Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 131
7.1.2 Chapter 2: Comparing DLL and PLL . . . . . . . . . . . . . . . . . 131
7.1.3 Chapter 3: Low-Jitter PLL Design Issues . . . . . . . . . . . . . . . 132
7.1.4 Chapter 4: Dimensioning Current Mode Logic . . . . . . . . . . . . 132
7.1.5 Chapter 5: High-speed Phase Detection . . . . . . . . . . . . . . . . 133
7.1.6 Chapter 6: A 2.5-to-10 GHz CMU in 0.18m CMOS . . . . . . . . . 133
7.2 Original Contributions of this Thesis . . . . . . . . . . . . . . . . . . . . . . 134
7.3 Publication List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
7.3.1 Patents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
7.3.2 Papers and Conference Contributions . . . . . . . . . . . . . . . . . 135
APPENDICES
A Noise Transfer in a Time-Discrete System: An Example 139
B VCO response to a Current Pulse 142
C VCO Period Jitter Analysis 145
C.1 Variance of a ‘Random Walk’ signal . . . . . . . . . . . . . . . . . . . . . . 145
C.2 VCO Period Variance due to White Frequency-Noise . . . . . . . . . . . . . 146
C.3 VCO Phase Noise and Period Jitter . . . . . . . . . . . . . . . . . . . . . . . 147
C.4 Correlation of period deviations . . . . . . . . . . . . . . . . . . . . . . . . 148
D Jitter as function of PLL Bandwidth 150
D.1 Jitter due to Equivalent Synthesizer Phase Noise . . . . . . . . . . . . . . . . 150
D.2 Jitter due to VCO Phase Noise . . . . . . . . . . . . . . . . . . . . . . . . . 151
Bibliography 154
Samenvatting 163
Dankwoord 165
Over de auteur 167

tony8261 · 发表于 2011-3-9 13:02:39

自己顶个先

lujunfeng111 · 发表于 2011-3-9 17:55:23

是哪年的论文？

adc9a6 · 发表于 2011-3-11 12:05:49

thanks for sharing

zhaoxiaoshu1 · 发表于 2011-3-11 13:01:24

thanks

tony8261 · 发表于 2011-3-12 20:07:56

希望能帮到大家

xiefhaxuhui · 发表于 2011-3-21 17:37:20

ddddd

fwutsairlin · 发表于 2016-5-17 18:33:54

THANK YOU

reptilian77 · 发表于 2016-5-18 21:41:43

Thanks

reptilian77 · 发表于 2016-5-18 22:21:48

Interesting. Thanks

[资料] High-Speed Low-Jitter Frequency Multiplication in CMOS

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2