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[求助] 时钟合成

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发表于 2011-3-8 16:00:17 | 显示全部楼层 |阅读模式

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我有两个62.5M的互为反向的时钟,用verilog怎么合成一个125M的时钟,没有PLL
发表于 2011-3-8 21:07:15 | 显示全部楼层
想了一下,
加几个buffer做delay,控制好这个delay的值,然后和原时钟做运算。
没想出来其他办法,有高手可以share一下想法不?
发表于 2011-3-9 08:54:11 | 显示全部楼层
noway。。。。
发表于 2011-3-9 09:40:21 | 显示全部楼层
这种时钟弄出来你敢用么?125M已经不小了
发表于 2011-3-9 11:44:56 | 显示全部楼层
要想出个准确的125M,是不可能的,延时的方法出个大概的时钟,凑合用,误差至少±20%
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