请教弟兄们关于FPGA的IO管脚状态问题

mosou

两块FPGA进行互相通信，在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中，发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平（IO电压为3.3V，测量中间电平为900mv），这个状态会导致另外一块FPGA通信错误（两片通信管脚是通过电阻直连的，电平用LVTTL）

我就觉得奇怪，为什么外部上拉没有其作用

acgoal

要看是另一块FPGA是把这个信号当做输入还是输出了，一般来说做输出应该是没问题。如果另外一块FPGA拿这个做输入的话，是不是上拉电阻太小了？

VDD----R1----RPAD----GND
如果是这样的上拉来说，R1和RPAD共同分担VDD的话，如果R1和RPAD一样大的话，那么中间电平应该会是1.5V，所以加大R1，那么R1分压越多，这样中间电压应该会越低。

没做过PCB，不知道这样考虑对不对。欢迎讨论