FPGA的LE中寄存器的各种输入引脚使用有没有综合代码？

zsan566

先上一段代码：module(signal,clk,reset,out)
input signal;
input clk;
input reset;
output    out;

reg [3:0]  shift_reg;
always@(posedge clk or negedge reset)
if(!reset)
shift_reg <= 4'b0;
else
begin
   shift_reg[0] <= signal;
   shift_reg[1] <= shift_reg[0];
   shift_reg[2] <= shift_reg[1];
   shift_reg[3] <= shift_reg[2];
end
assign = (shift_reg) ? 1'b1 : 1'b0;

endmodule

综合后signal 会连接到shift_reg[0]的sload端，所以在时钟沿到来时，signal信号已经打到shift_reg[0]中，而不是下一个时钟周期才打到寄存器中。

zsan566

顶一下！！！

stfhjtdykjmtu

参考同步时序电路特点