请教一个dc问题，关于多时钟选择的约束

llj227

具体问题如下：
系统由外部时钟和内部振荡器时钟两个输入，通过一个组合电路（包括分频模块和数据选择器模块）后供给整个系统工作，
ext_clock      |            |
              ----|组合电路|------clk，在试验中，我把clk设定为时钟（因为后面的约束都是以他为参考的），那他的源如何设置呢？
in_clock        |            |

我用的是命令：create_generated_clock   -name   -add  -source  -master_clock    -divide_by

请各位指点一下，是在是不知道如何下手啊 ！！

（我刚才实验了下下，就单纯的设定3个时钟，呵呵 显然是不行的，就是为了看看结果。结果提示ext_clock无法以clk作为参考而添加约束）呵呵