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[讨论] 关于mig V3.5的问题

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发表于 2011-2-12 13:37:23 | 显示全部楼层 |阅读模式

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请问有人用过mig V3.5吗?我这是用ISE12.2,没有glbl文件,请问各位大侠有没有出现过这种情况~
发表于 2011-2-12 14:53:40 | 显示全部楼层
不知道你问的什么?是不是MIG生成的IP仿真的时候没有glbl?
去ISE目录下拷贝一个glbl.v文件加到仿真库
 楼主| 发表于 2011-2-13 21:05:45 | 显示全部楼层
回复 2# chit_wps


    谢谢,解决了~~请问是否用过mig V3.5?有点问题需请教~~
发表于 2011-2-13 22:18:12 | 显示全部楼层
什么问题?
 楼主| 发表于 2011-2-14 10:10:47 | 显示全部楼层
回复 4# shaweikang1984


    1 我在生成IP核的时候已经选择是单端的,可是生成之后在顶层显示是单端的,子模块当中我看到的还是差分的,这个有影响吗?
    2 请问高手 IODelay Power versus performance 一般选择什么?有什么具体的影响吗?
    3 init-mem_pattern_ctr这个生成流控制逻辑文件有用吗?我在仿真他自带的文件的时候好像有他就不是执行的traffic里面的内容,而traffic里面的内容才是比较关心的;
    4 我用的芯片是V6的外带DDR3,请问高手在MT16JSF51264Hz-1G4的IP核生成中为何只能选择3300ps,也就是303.03M?但是芯片手册上不是这样规定的,可以有一定的选择范围~
    5 生成DDR3核中Output Driver Impedance Control 为何只能选择RZQ/7,或者RZQ/6,原本以为这是ODT但是下面还有一个ODT的选项,也不是单独的75欧姆或者50欧姆,也是用RZQ来衡量/4,/2或是/6,这个是什么意思?
    感谢高手解答~~祝您节日快乐
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