ISE综合中门控时钟的处理

mainie000 · 发表于 2011-1-30 00:32:27

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本帖最后由 mainie000 于 2011-1-30 00:35 编辑

我的FPGA设计中采用了门控时钟，并采用synplify进行fix。
在ISE综合实现中，先采用synplify进行综合，并进行fix gateclock。但有时候会出现综合错误，如下面的PAR 报告，表中ClkSc是门控时钟，他的源时钟是Clksrc，经过synplify fix gate clock后，ClkSc 的Resource 应该是全局时钟线啊，说白了应该没有了，只有ClkSc时钟，为什么报告说ClkSc 的Resource  是Local，也就是说走的是普通的net呢，难道fix gate clock有问题？

Generating "PAR" statistics.
**************************
Generating Clock Report
**************************
+---------------------+--------------+------+------+------------+-------------+
|       Clock Net | Resource |Locked|Fanout|Net Skew(ns)|Max Delay(ns)|
+---------------------+--------------+------+------+------------+-------------+
|uTop/../ClkSrc |             |    |    |          |          |
|                   |    BUFGMUX2| No | 1005 |  0.527    |  1.311    |
|uTop/../ClkSc |             |    |    |          |          |
|                   |       Local|    |  134 |  1.111    |  4.629    |
+---------------------+--------------+------+------+------------+-------------+

shaweikang1984 · 发表于 2011-1-30 09:35:56

什么器件？？

my8310291 · 发表于 2011-1-30 13:46:24

FPGA的全局时钟线是有限的
一般门控时钟的控制信号要保持干净，以免产生过窄的脉冲，这样用什么线布就无所谓了！

yongfenr · 发表于 2011-1-30 19:09:52

ucf文件中定义时钟；
否则会认为是普通net

jackertja · 发表于 2011-1-31 08:52:22

你可以看看synplicity的log，里面有fix gated clock相关的报告。
看看是否被正确fix掉了。

fix掉应该不会有这样的warning。

fxcprince · 发表于 2011-2-5 19:31:13

学习了..

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