求教 PLL 问题

whhit264209 · 发表于 2011-1-26 13:44:42

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锁相环锁定之后参考信号和反馈信号存在一个固定的相位差请问是为什么？请指教万分感谢

hezudao · 发表于 2011-1-26 17:37:49

如果相位误差是0，说明输出频率是osc的自由振荡频率，当你想要的信号和这个频率不同的时候，你就得在vco输入端加一个非零控制电压，就是相位误差。

whhit264209 · 发表于 2011-1-26 20:26:37

回复 2# hezudao

请问您能具体解释一下为什么会存在一个固定的相位误差吗？谢谢！

bsaqycx · 发表于 2011-1-27 01:04:56

is your PLL CPPLL?

goodsilicon · 发表于 2011-1-27 11:00:53

refer to Razavi's book

ipmsn5 · 发表于 2011-1-27 12:39:14

the static phase err come from noidea effect,

first, you need to check your PFD, make sure no timing err between UP/UPB, dn/dnb

second, make sure your charge pump is working, no charge/discharge current, no clock feedthough effect,

third, make sure your loop filter no leakage current,

4th, make sure you VCO is work absolutely synmertic.

5th, make sure your divider no timing err.

if all no-idea effect is in your brain, the static phase err will be very low, I think which less than 50ps.

longqingshan · 发表于 2011-1-27 13:53:33

电荷泵有问题；电流失配，电荷注入。。。。仔细查查

andy.left · 发表于 2011-1-27 18:37:15

固有频差

liuliu7812 · 发表于 2011-2-9 10:33:12

先看看reference Spur有多大，然后再看。也许pll根本就不存在什么相位差，是你的测试方法或者测试的途径引入的

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