Encounter输出网表LVS不过的问题

gengche · 发表于 2011-1-21 10:51:00

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我用的Encounter版本是GXL-6.2，现在经过APR后输出了用于LVS.v的网表，但是在virtuoso（v6.1.3）中用Assura作LVS时总报错。望高手帮忙解决~~
LVS的summary是：
Unmatched Pins：
S ？vdd!
S ？gnd！还有两个Bad Initial Net Bindings

我设计的芯片电源和地的名字是VDDD，GNDD，lef库中定义的power pin名字是vdd！和gnd！
在Import Design时的综合后网表中，我在顶层module中加入了两个ports：VDDD和GNDD，并定义了他们的inout型、wire类型
之后在ioc中也定义了Pin：VDDD/GNDD的方向和大小，import design中我定义的power net是VDDD，GNDD
在global net connection时，我add 了4个netlist，按顺序分别是Pin：vdd！To global net：VDDD；Pin：gnd！To global net：GNDD；Tie high/VDDD；Tie low/GNDD。

可是这样做了之后，输出的网表saveNetlist -includePhysicalInst -excludeLeafCell chip_LVS.v在用assura做LVS就出现了上面的错误。
virtuoso中的layout已经转换成了真正的layout，drc没有错误。
想了很多天都不明白什么原因，望高手帮忙~~~

damonzhao · 发表于 2011-1-25 12:34:00

统一电源地的名称呗
最后在CDL中加上GLOBAL

liuily206 · 发表于 2011-1-27 09:00:57

楼上正解

jesen · 发表于 2011-2-4 21:54:48

好东西！

gengche · 发表于 2011-2-13 10:08:43

回复 2# damonzhao

谢谢你的建议~不过这个芯片里有三组电源地，数字电路部分的pg规定叫VDDDGNDD了，这种情况如何解决呢？还有，在cdl里加入global是什么意思？求助啊~~

damonzhao · 发表于 2011-2-16 19:37:01

如果你决定用VDDD/GNDD的话，那你把lef里面的电源地也替换成VDDD/GNDD
所有的操作依旧

v2lvs 如果你用了电源地的那个option的话，那样就不用手动加GLOBAL 电源地的pin；否则，打开转换出来的cdl网表加上语句.GLOBAL VDDD/GNDD

在layout中加上label

然后LVS

smile

damonzhao · 发表于 2011-2-16 19:41:17

本帖最后由 damonzhao 于 2011-2-16 19:43 编辑

仔细看了下你写的：
在global net connection时，我add 了4个netlist，按顺序分别是Pin：vdd！To global net：VDDD；Pin：gnd！To global net：GNDD；Tie high/VDDD；Tie low/GNDD。

你可以用我上次回复说的方法，这不过这地方应该是：Pin：VDDD To global net：VDDD；Pin：GNDD To global net：GNDD；Tie high/VDDD；Tie low/GNDD。

否则，按照你的方式，你需要：Pin：VDDD To global net：VDDD；Pin：GNDD To global net：GNDD；Tie high/VDDD；Tie low/GNDD；Pin：vdd！To global net：VDDD；Pin：gnd！To global net：GNDD

你可以试试！
仅供参考，不作为法律依据！呵呵

fishwly · 发表于 2011-2-17 11:35:36

我覺得calibre ms好用多了,

peterh12345 · 发表于 2011-2-17 13:08:16

谢谢你的建议~不过这个芯片里有三组电源地，数字电路部分的pg规定叫VDDDGNDD了，这种情况如何解决呢？还有，在cdl里加入global是什么意思？求助啊~~

damonzhao · 发表于 2011-2-18 09:49:22

全局变量的意思
你问做电路的，他们都知道

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