请教一个FPGA的问题

qd0090 · 发表于 2011-1-14 08:54:47

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

想请教各位高手一个问题：
在FPGA中，if的嵌套最好不要超过几个？
跟频率有关么？比如说如果我的模块时钟只有1MHz，那么是否就可以多嵌套几个？

做FPGA也有快一年了，别说keep hardware in mind了，
我现在简直就是no hardware in mind，呵呵，各位有什么好的方法给传授传授？

我用的是xilinx的FPGA，在MAP中有个FPGA EDITER，可以看到代码生成的硬件电路是什么样子的，
可是里面的symbol我不清楚是什么东西（比如说管角对应的是什么等），有没有什么相关的资料可以参考一下？

demonsolar · 发表于 2011-1-14 09:24:32

这个就不是入门搞的了，靠经验。
多看看UserGuide吧。

jackertja · 发表于 2011-1-14 09:34:23

4到5个时，ASIC .18um 100M以下一般都没问题。
频率要求高的，要早做打算。

FPGA看型号、LUT结构。

可以先限制到4个，出问题了再考虑优化。
另外，设计时先考虑一下，case实现资源少还是if少。

qd0090 · 发表于 2011-1-14 10:08:38

呵呵，谢谢楼上几位的回答
还想请教
xilinx 的FPGA EDITER里面的各种symbol的说明文档在哪能找到？

chit_wps · 发表于 2011-1-14 10:49:15

if嵌套太多不仅仅是影响速度的问题

还说明你一个进程里逻辑关系相对复杂很容易有逻辑bug

要深入理解硬件并行的概念

建议从编码风格开始最好一个进程控制3-4个if

另外，如果你想快速提高，闷头做闷头看没有用的

一个捷径是：去找一个IP核，开源的都可以

仔细看人家的编码风格、设计思路

等你全部弄懂了你的水平就上升了一个档次

五月一 · 发表于 2011-1-14 10:56:11

跟着学习

MOSFET · 发表于 2011-1-14 11:30:59

代码写出来，综合一下就知道了，这个与器件有关系。
一般情况不会这个不会成为关键路径的。
我写的一个时钟下完成3个12bit的加法都可以在V5跑到120M。

qd0090 · 发表于 2011-1-14 13:42:19

回复 5# chit_wps

十分感谢5楼的回答。我会按照你的建议多去看看别人的code style，学习学习。
但我现在面临的问题是：VHDL是硬件描述语言，所以我想从根源上，知道我的每一句话生成的是什么硬件，这样我看别人的代码的时候，我不光知道它好，我还知道它好在哪里。
请问有什么好的方法？

xinshou123 · 发表于 2011-1-14 21:16:11

来学习了

wmwby · 发表于 2011-1-14 23:25:18

来学习了。。。

账号		自动登录	找回密码
密码			注册

[讨论] 请教一个FPGA的问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /1