Quartus综合中MUX的影响问题

mila07 · 发表于 2011-1-8 00:13:45

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我在综合一个工程时，总是卡在综合的46%进度那里，查了好久，最后发现把一堆mux合并之后就可以通过综合了，但不明白为什么这样做就可以，特来请教各位。
修改前（卡在46%进度）：如下
MUX22 rd_dat_mux0(
rd_data_in,
a1_dat,a1_sel,
a2_dat,a2_sel,
…………
…………
a21_dat,a21_sel,
rd_data_pre0
);

MUX40 rd_dat_mux1(
rd_data_pre0,
b1_dat,b1_sel,
b2_dat,b2_sel,
…………
…………
b39_dat,b39_sel,
rd_data_pre1
);

总共5个这样例化的MUX，140条选择信号了。

修改后（可综合，全编译）：如下
MUX140 rd_dat_mux(
rd_data_in,
a1_dat,a1_sel,
a2_dat,a2_sel,
…………
…………
a21_dat,a21_sel,
b1_dat,b1_sel,
b2_dat,b2_sel,
…………
…………
b39_dat,b39_sel,
…………
e1_dat,e1_sel,
e2_dat,e2_sel,
…………
…………
e50_dat,e50_sel,
e51_dat
);

想请教各位是由于信号太多导致路径问题呢还是信号本身存在某些冲突或者loop的问题导致呢，或者是其它原因？谢谢！

);

mila07 · 发表于 2011-1-8 00:24:05

其中的mux电路是这样的：
module MUX22（…………）；
input ……
output dat_out;
case(1)
a1_sel: dat_out = a1_dat;
a2_sel: dat_out = a2_dat;
…………
endcase
endmodule

xaaa001 · 发表于 2011-1-8 11:20:05

应该是综合工具需要分析的情况太多本来mux布线就不好布

mila07 · 发表于 2011-1-9 22:00:30

但是我有另一个MUX跟这个结构差不多，但不用把它合并也可以通过全编译啊！

yl5495 · 发表于 2011-1-11 09:06:00

module MUX22 怎么有产生latch的嫌疑呢？如果a1_sel和a2_sel都为零，dat_out 如何呢？

该mux是IPcore 还是自己设计的？

mila07 · 发表于 2011-1-12 23:54:12

公司的同事设计的MUX，
哦，MUX22是有default语句，漏写上去了

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