ISE+synplify流程中约束问题请教

misrig001 · 发表于 2010-12-31 11:14:41

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用synplify进行综合，然后用ＩＳＥ进行Ｐ＆Ｒ，但是发现synplify综合后,布局布线提示UCF文件中约束的信号找不到而报错，大概是被synplify改名或是优化掉了，但是这个信号很重要，要添加约束的，这个不知道该怎么处理,请大虾们指点

shaweikang1984 · 发表于 2010-12-31 11:18:10

从rtl图中找到这个信号
或者添加keep约束使这个信号不被优化或替代

sunkimi · 发表于 2010-12-31 12:50:51

试试 keep yes 约束

misrig001 · 发表于 2010-12-31 14:48:59

是添加keep hierarchy约束吗？据说这个会使综合的性能有所下降
目前我的开发方式是在synplify综合然后调用ISE进行布局布线，所以添加约束的主要方式还是在synplify加.SDC约束文件，到时工具会自动将一些约束写入到UCF文件中，所以准备在SDC文件上下功夫，大家有何意见呢？

acgoal · 发表于 2011-1-2 21:59:53

一個方法是通過 syn_keep綜合屬性來保證，register或者其他的一些信號keep住不要被優化掉，你可以參考synplify的help文檔得到詳細的function說明。並不是每個信號都可以keep的。
另一個方法可以查看綜合后的網表文件，可以追溯到這個信號到底被改名成什麽了，然後約束之。

marco0109 · 发表于 2015-10-22 23:12:44

不錯的資料真的很實用謝謝分享

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