后仿真信号名中的反斜杠‘\’

gg9132qq

后仿真信号名中的反斜杠‘\’，后仿真生成了sdf文件和.v文件，加上testbench，进行仿真。很多信号前面都有\，
比如
wire \data
之类的，我想在testbench中display任务中打印下层的信号，功能仿真时，直接用点"."，就能调用下层信号，可是现在前面有个”\“。打印这些信号，编译总不过，如何打印这些呢？或者如何分析这些信号呢？
（不考虑把信号拉到端口的方法，IO用的太多，综合不过）

gg9132qq

就是后仿真时，很多信号的名字前面都有'\'，从而加不到display中，在modelsim中的add wave命令中也不行，倒是右键add single可以

njithjw

在运行仿真之前试一下 log -r /*
然后启动仿真，再添加波形试一下。

gg9132qq

可是在display任务中，编译就不过，提示非法字符啊，这样的话后仿真也很复杂的啊

benjaminweber

显得名字前加\是防止线名字中有非法字符，比如[]之类的
这个是综合软件在生成网表时候的一种通常做法
Modelsim的话，add wave会自动在命令窗口显示相应的命令，看看那些命令是怎么写的
我认为Modelsim应该能认，只不过比较特殊罢了

另外有一种方法
在综合工具中限制线名字中不能出现非法字符和\
然后生成的网表就不会再有\了

gg9132qq

回复 5# benjaminweber



   现在不是综合，是布线后仿真，我想打印一些信号，但是这些信号名不能像verilog中层迭结构那样引用了。
而且布线后，仿真信号名非常难找。。。。布线后仿真用的到底多吗？

benjaminweber

取决你的工具。
你要是FPGA工具生成的，基本没戏，只能这样了
如果是ASIC工具，像ICC之类的，肯定可以按我说的在生成网表的时候改掉。

小小子

回复 5# benjaminweber


    向您请教一下：生成的网表都是单个的信号，这样怎么写testbench，里面在例化这个模块的时候也写成一个个单独的信号吗？

zhjhhhhh

回复 1# gg9132qq


    不知道你是不是用xilinx的fpga。是的话，可以 generate post-place & route simulation model点右键选process properties， 之后在出现的对话框中property display level选advanced展开所有属性，再勾选do not escape signal and instance name in netlist 即可

IC新手

zhjhhhhh 发表于 2014-3-4 10:13
**** 作者被禁止或删除 内容自动屏蔽 ****

关于这个 怎么使用sysplify 命令 设置谢谢