请教高手xilinx fpga 的门控时钟问题

quirinus

因为试验需要 我在用一个逻辑控制xilinx FPGA 时钟的时候 综合通不过 感觉应该做下时序约束 但到网上又搜不到 请大牛指点！！
具体是这样的，通过一个其他逻辑产生的控制信号ctrl来控制clk_out1的输出，作为其他模块的时钟，综合时有两个错误！

process(clk)
begin
  if(clk'event and clk='1') then
  if(ctrl='0') then                 ------while control is 0 ,run normal;
    clk_out1<=clk;
  else
    clk_out1<= '0';
  end if;
  end if;
end process;

ERROR:NgdBuild:455 - logical net 'clk_out1' has multiple driver(s):
ERROR:NgdBuild:924 - input pad net 'clk_out1' is driving non-buffer primitives:

shaweikang1984

check your design, there are 2 or more source drive the net ' clk_out1' in your design...

jackertja

你这个不是门控时钟。