关于tetramax的问题

welllivo · 发表于 2010-12-20 11:01:34

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在做tetramax时，需要读入标准库（io、sc....），但是我在智源科技提供的库里面没有找到可以使用的verilog网表文件，有vhdl和edif的，但是我加载了edif的网表，显示有一个module undefined。是不是因为我导入的用来做分析的测试网表是用verilog写的，所以读入的库也只能是verilog的，但是智源科技提供的库中verilog文件夹中的文件都是lib和lib.src形式的，这两种格式的文件貌似read_netlist不识别。希望帮组解决，读入标准库的问题。

creese · 发表于 2010-12-20 11:52:01

读入vhdl可以吗？你试一下，我理解读入库网表是为了让tetramax理解功能而不做为black_box处理。主要是standcell和pad要读入。如果你有其他IP可以设为black_box。

welllivo · 发表于 2010-12-20 14:50:09

恩，好的，刚刚试了一下，可以了。在run build model时，它的top module name是名字已经生成，存在于下拉菜单中，还是可以自己取的啊，我自己去了一个名字，结果报错： Module ( pipeline_amend ) referenced undefined module ( VCCKC )。这是为什么？

welllivo · 发表于 2010-12-20 15:08:44

呵呵，上面这个问题，我已经想通了，谢谢creese

manu2110 · 发表于 2011-3-4 02:16:18

thanks me too had same problem

zhang2046 · 发表于 2011-3-5 15:36:44

learn.....

manu2110 · 发表于 2011-3-8 04:04:40

thanks

ston_qi · 发表于 2011-4-25 20:33:21

xuexi1xia

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