Verilog中while的用法

thrawsnow · 发表于 2010-12-22 19:48:51

学习学习

xaaa001 · 发表于 2011-1-4 14:06:22

建议上源代码！

大家好帮忙分析！

longzhuliubin · 发表于 2011-6-3 17:18:55

while有些综合器不支持的，这时用状态机控制吧，这用到了算法的硬件实现

matafeiye · 发表于 2014-6-4 16:17:01

人家都说了是仿真用的，楼上一堆XX还在说综合不了云云，是个做数字的就不会用while去写电路

lxsuestc · 发表于 2014-6-5 13:04:04

while没法综合的，不建议使用

lxsuestc · 发表于 2014-6-5 13:04:56

用到循环的时候，可以用clk触发加计数器搞定

wgej1987 · 发表于 2014-6-5 14:13:38

有前途

zsy5460 · 发表于 2019-5-21 23:19:26

while主要用在测试仿真的tb文件编写

[原创] Verilog中while的用法