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[原创] Verilog中while的用法

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发表于 2010-12-18 16:39:01 | 显示全部楼层 |阅读模式

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自己用verilog编写了一个程序,程序中用到while循环,只是仿真的时候提示:Error (10170): Verilog hdl syntax error at Verilog1.v(10) near text "while";  expecting a description
有谁知道这个问题怎么解决吗?谢谢!!
发表于 2010-12-18 16:43:47 | 显示全部楼层
最好贴出具体程序吧
发表于 2010-12-18 20:52:08 | 显示全部楼层
while语句,一般在RTL代码中,不主张使用的,建议不要使用
发表于 2010-12-18 21:30:41 | 显示全部楼层
建议上源程序
发表于 2010-12-18 21:32:24 | 显示全部楼层
就是,一般不是很好综合吧
发表于 2010-12-19 17:57:49 | 显示全部楼层
因为你写的语句在物理上无法实现
发表于 2010-12-19 21:14:19 | 显示全部楼层
没有源码,神仙也不知道怎么回事,
发表于 2010-12-20 07:06:53 | 显示全部楼层
while 最好不要用来写架构
 楼主| 发表于 2010-12-21 16:50:04 | 显示全部楼层
谢谢各位的涌跃回答,问题已经得到解决了,是自己对Verilog语法不熟悉,非常感谢!!
发表于 2010-12-22 17:06:16 | 显示全部楼层
while貌似综合不了
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