Verilog中while的用法

aliceblue123 · 发表于 2010-12-18 16:39:01

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自己用verilog编写了一个程序，程序中用到while循环，只是仿真的时候提示：Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "while"; expecting a description
有谁知道这个问题怎么解决吗？谢谢！！

demonsolar · 发表于 2010-12-18 16:43:47

最好贴出具体程序吧

zhangbinsniper · 发表于 2010-12-18 20:52:08

while语句，一般在RTL代码中，不主张使用的，建议不要使用

zhaichunhua168 · 发表于 2010-12-18 21:30:41

建议上源程序

aimar327 · 发表于 2010-12-18 21:32:24

就是，一般不是很好综合吧

zhing1988 · 发表于 2010-12-19 17:57:49

因为你写的语句在物理上无法实现

neptune1983 · 发表于 2010-12-19 21:14:19

没有源码，神仙也不知道怎么回事，

dongdong214 · 发表于 2010-12-20 07:06:53

while 最好不要用来写架构

aliceblue123 · 发表于 2010-12-21 16:50:04

谢谢各位的涌跃回答，问题已经得到解决了，是自己对Verilog语法不熟悉，非常感谢！！

yishuiliunian · 发表于 2010-12-22 17:06:16

while貌似综合不了

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