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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › PLL模型（包括doc,.v.vhd.lef.lib.testbench）

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楼主: knightliu

[资料] PLL模型（包括doc,.v.vhd.lef.lib.testbench）

发表于 2013-8-14 14:35:47 | 显示全部楼层

谢谢楼主分享，需要用到

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发表于 2013-8-14 17:10:03 | 显示全部楼层

thank

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发表于 2013-8-15 13:42:56 | 显示全部楼层

我也是在网上无意间找到的学习中。。

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发表于 2013-8-17 03:07:51 | 显示全部楼层

thnks a lot. keep sharing

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发表于 2013-10-22 13:57:29 | 显示全部楼层

谢谢分享！

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发表于 2015-7-8 23:08:53 | 显示全部楼层

回复 1# knightliu

yyyyyy

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发表于 2015-9-30 10:20:18 | 显示全部楼层

THX FOR SHARING

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发表于 2015-9-30 13:19:49 | 显示全部楼层

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发表于 2015-9-30 14:13:26 | 显示全部楼层

拿钱走人

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发表于 2015-10-1 10:24:45 | 显示全部楼层

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