异步时钟综合

atuhappy · 发表于 2005-7-12 12:54:09

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在一个设计中，有异步时钟，怎么去综合效果会好些
如对每个时钟域单独综合，然后把网表合成在一个文件里
还是直接对这个设计综合
或者用虚拟时钟
应该还有其他方法吧

fourrivers · 发表于 2005-7-12 21:37:18

不知道我理解对你的问题没有。
每个时钟各自定义，然后对时钟之间的路径用set_false_path来约束，应该就可以了吧。

atuhappy · 发表于 2005-7-13 08:48:42

现在我们就是按照你说的方法做的
不知道这种是不是最优的
我没有试验过

老扁 · 发表于 2005-7-13 09:19:09

下面引用由fourrivers在 2005/07/12 09:37pm 发表的内容：
不知道我理解对你的问题没有。
每个时钟各自定义，然后对时钟之间的路径用set_false_path来约束，应该就可以了吧。

一般就是这样做

hardstone_china · 发表于 2009-2-2 15:57:00

学习了!

michaelll · 发表于 2012-5-23 00:10:57

回复 4# 老扁

你好，我想请问下，对异步的情况设置false path 那是不是就不管他的timing了啊完全不优化？

bob_haohao · 发表于 2012-5-24 10:06:38

设置false path path可以说是一种慢约束，就是对我们设计的路径基本不做优化，但是对于对于异步时钟我的理解就是对每个时钟单独加约束，然后在添加时钟域约束，约束两个时钟是两个不同的时钟域，不知道这样的理解对嘛，我知道FPGA设计用Synplify综合时可以这样在SOPC中添加这样的约束

shxr · 发表于 2012-10-25 10:02:55

回复 6# michaelll

异步设计的时序控制只能由设计者自己来控制，综合工具控制不了

Timme · 发表于 2012-10-25 10:55:37

set_clock_groups + set_data_check

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