关于core的问题

bigassli · 发表于 2010-12-14 09:57:01

您需要登录才可以下载或查看，没有账号？注册

x

fpga的ram core，和自己手写一个ram有什么区别啊，好像综合出来面积一样，手写的timing还要好
求高手指点

yangyuf1 · 发表于 2010-12-14 11:20:50

FPGA都一样。
但是代码要移植到ASIC的话，还是instance memory macro比较好移植。在ASIC上，大的memory都不能RTL code的。

demonsolar · 发表于 2010-12-14 12:17:08

楼上正解，ASIC不用RTL Code，FPGA你写了，也是block memory 工具会自动综合，但是代码要符合规格

bigassli · 发表于 2010-12-14 15:15:25

回复 2# yangyuf1

关键是，感觉RTL写的timing比core生成的效果还要好，这点有点困惑。。

benjaminweber · 发表于 2010-12-14 20:09:17

软件生成的RAM core会有一些其他的逻辑保持core的通用化
而你自己写的就只有你所需要的功能
如果你真的关心这部分
ram core生成应该可以生成verilog代码，看一下区别呗

[求助] 关于core的问题