关于Verilog HDL中的的非阻塞赋值问题

iceinsky · 发表于 2010-12-7 09:33:22

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我是一个半路出家的FPGA应用工程师，这段时间在设计时序的时候突然发现一个矛盾的问题，希望能有人能帮忙解惑：

在一个always的同步时序逻辑里，比如有这样几句话：
   always @(posedge clk_sys)
      begin
         ......
         Buffer[Reading_Index] < =Dout_From_FIFO ;
         Reading_Index <= Reading_Index +1'b1 ;
         ......

      end

Reading_Index 假如是一个4位的计数器，从0开始，那么在第一个clock上升沿结束的时候，是不是Buffer[0]被赋值，Reading_Index 从0变成1呢？如果我把这两句话颠倒一下，结果是不是变成Reading_Index 为1， Buffer[1]被赋值？