后端高手救命：dracula做lvs，cdl导出问题

kobe0704

用dracula做lvs遇到cdl导出问题：我之前画好电路图能导出，后来修改了下其中的cell结果就导不出来了，纳闷。我导的是模拟的深入到mos管级的  谁能告诉我为什么呢   求助高手啊

shfeiwang

这跟dracula没什么关系吧，导出cdl要是提示failed，请查看目录下的si.log文档。你的情况多半是因为修改了电路没有check and save的缘故。

kobe0704

回复 2# shfeiwang


   太感谢了  有一个已经搞定了  可以还有一个有问题，提示这样的error：unable to descend into any of the views defined in the view list ：“aucdl schematic” for instance I120 in the cell mult4.可是I120在电路图中都没有  还请您给解答下 而且我的电路中有几个warning 会不会有影响啊 大虾

shfeiwang

没注意过这个error，应该是cell mult4中的I120有问题吧。

kobe0704

回复 4# shfeiwang


   依然很感谢大虾出手相助  呵呵  我在cadence community上找到了一些类似的问题  在研究中  呵呵  国内貌似除了这个没好点的cadence论坛了啊

catherine_xu

楼主 你到出的是analog，最底层是aucdl, 这个错误是指cell mult4中的I120所调用的管子列表中没有aucdl这一项。解决方法有两种，1.找一个含有aucdl的mos单元将I120替换掉。2. 导digital，因为digital最底层是cdl

kobe0704

回复 7# catherine_xu


    你讲的非常有道理啊   大虾  在你的指导下我解决了  哈哈  太高兴了  论坛里就该多些你这样仗义的人  以后又什么问题我再问你吧  呵呵

kobe0704

回复 7# catherine_xu


    高手 还有个简单的问题：我画一个数字电路。该用三端mos管还是四端的？substrate都是要接源端还是pmos接vdd，nmos接gnd？

yx.yang

学习啦.
大家继续.
谢谢.

tiger_lein

这个问题说深的话可以说的很复杂。。。。。牵扯到库单元的CDF参数设置问题。。。。
楼主第一个问题，cdl网表导出会有一个结果说明文件si.log，如果有warning or error都需要注意查看，导出cdl网表的时候还需要注意CIW窗口的信息。

第二个工艺库中的单元会根据各个FAB厂的工艺情况，设置了相应的参数情况。。。。。。。如果报error：unable to descend into any of the views defined in the view list ：“aucdl schematic” for instance I120 in the cell mult4这个 错误。。。尽量要找到这个mos单元，查看CDF的aucdl的参数设置，查找问题所在，盲目的用其它单元来替换会引起仿真偏差！具体对比可以尝试导出上华器件网表和cadence附带库analog库的网表对照一下。因为aucdl参数的设置影响导出网表数据，不发现会在LVS结果中体现。尽量解决所以error和warning。参考CDF user guide
第三个问题，模拟电路中mos管子都是四端器件，电阻是三端器件。。。。因为衬底电位会影响管子的性能也会让仿真出现偏差，背栅效应。