最近遇到一个很有挑战性的布局问题，请大家一起来讨论。

xixizhihua

目前，我遇到这样一个问题。
我正在做一个处理器的布局布线。
由于时序要求非常具有挑战性，目前，我需要对处理器的CAM（内容可查询存储器）进行布局，降低内部互联延迟，或者外部延迟。
我们现在使用的CAM是半定制的，从Moduel上看，通过添加约束以及脚本优化，Encounter已经放置得相对紧密和集中了。
但目前，我依然希望降低其延迟。
目前，有两个思路，但尚处于摸索阶段，希望有心得的同人可以指点一下。
第一，采用类似于全定制的方法，对CAM进行人工排列，有必要的话，可以进行一些布线，再进行封包，希望用更合理的排布，降低其内部延迟。
目前，这个思路，遇到几个问题，首先，我对CAM本身的架构不熟悉，并不清楚，人工用脚本排得是否会比工具排得效果好。其次，CAM的名称规律性不强，我只能用脚本将同深度的reg找到，但不大清楚如何进行整体排布。希望有经验的同人，一起来想想办法。

第二，采用增加边沿约束和封包，对引脚进行相对位置固化，内部依然用encounter自动布局的结果，希望可以降低外部到CAM得延迟，或者使布线更加顺畅。
这个思路，我水平有限，还不大清楚，该如何进行才能取得比较好的效果，（设计规模比较大，一次改动，大概需要跑一天，才能出结果），如果同人对如何排列引脚有心得，希望不吝赐教。

以上两个问题，如果大家有任何建议，或者好的相关参考书籍，欢迎提出，我也会将解决方案与大家分享。谢谢各位帮助了。

xixizhihua

自己顶一下，希望朋友们能一起看看