使用verdi打开VHDL代码，急！！！！！！

xiaowei7001 · 发表于 2010-11-22 18:19:23

我最近要验证一些模块，但是一部分模块是VHDL语言写的，想把它导入到verdi中看，但是这个VHDL代码中包含了很多库（除了IEEE库外），我不知怎么用verdi设置这些库。
我试过直接用verdi -lib lib_aa 这样的写法，但是verdi创建的是lib_aa.lib++的文件夹，都不能正确的导入VHDL；
请高手指点，是verdi有什么类似于synopsys_sim.setup的这样的设置，还是有其他的方法。
急！！！！！！！！！

dletop · 发表于 2010-11-22 18:19:24

先用vhdlcom 编译vhdl 库文件，编译工具会生成lib_name+++的目录，这样在使用verdi -lib lib_name

xiaowei7001 · 发表于 2010-11-23 10:55:42

通过设置novas.rc文件，可以添加库信息到这个文件，然后就能通过编译了。

xiaoxiaoshi · 发表于 2011-1-20 22:07:15

vhdl是有库的概念的，所以要先把东西vhdl文件编译成库文件

conghung2012 · 发表于 2012-6-27 20:54:42

1楼答得好。

ztspac · 发表于 2013-4-15 15:37:42

到底是1楼还是3楼的正解……

zho_1984718 · 发表于 2014-5-28 07:24:39

2楼中 verdi -lib lib_name方式比较好

bambucha2007 · 发表于 2014-6-3 22:26:53

hdl -> schematic -> hdl conversion

skjeon78 · 发表于 2016-1-31 14:05:18

good info

kingyuan · 发表于 2016-9-22 11:44:47

查看veridi -h

verdi -vhdl -f file.f
添加 -vhdl 即可

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