DC中transition的问题求助

yangwuqing40

你对transition 没理解，transtion 跟delay 是有关系，但是不能说明，transition 很大，就会不满足时序，这个要看你的约束，你约束的紧一些，如果fanout再大，你就能发现问题

hitten

楼上的有很多误解。我只说我对transition的理解，说的不对的对方，欢迎拍砖！
首先，工具是怎样计算cell delay的？工具是通过一个cell input transition和output capcitance，通过lib中的查找表计算出delay的。查找表是一个transition和capcitance的二维查找表，横坐标是cap，纵坐标是transition。
对于查找表来说cap和transition是有范围的，这也是库中为什么会有max_transition和 max_capcitance的数值。
如果transition或者capcitance超过了这个范围，也就是出现了violation，那么工具会通过插值算法来计算得到cell 的delay，而这种算法只是一种近似，也就是说计算出来cell的delay值其实是和实际的delay有差别的。
所以在这种情况下，path的timing仍然可以计算出来，但是已经不准确了，这就是为什么我们要在后端修复transition和capcitance的原因。

楼主在综合的时候遇到这个问题，只要你认为综合约束没有大的问题，可以忽略掉，到后端pr修复。

楼主的另外几个问题，没有看明白想问什么

yangwuqing40

回复 12# hitten
我只是举例来说明，transtion 越大，delay 也会相对变大，当然不能超过library的设定值，这就是为什么我们要设置max_fan_out ,man_transtion ，来检查design rule。

回答楼主第二个问题， 加紧时序约束方法很多，首先cell delay 跟 transtion 和 cap 有关，所以你改变transtion 跟load ，都会改变cell delay， net delay 也是如此。 再则 设置约束要考虑chip 在真实环境中最worst 和最best的情况，这些都会影响时序。这也是为什么我们要分析很多corner的原因。 你要看你是否 考虑了wire load， clock skew 。clock latency， 等等等，很多

koto135

回复 7# zhh124

不好意思，请教一下，为何clock 可以设置成 ideal network? 时钟如果不检查transition, 时序不会有风险吗？

谢谢！

inter211

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