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[求助]新人请教一个关于asic设计的问题

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sunrise520

发表于 2005-6-16 00:31:32 | 显示全部楼层 |阅读模式

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我用verilog写的源程序，然后在active HDL中功能仿真没问题
然后用FPGA compiler 综合，以及maxplus实现
最后时序仿真的时候却出现如下错误：
# ELBREAD: Error: No design unit found (library test5_timing, name TRIBUF).
# ELBREAD: Error: Elaboration process completed with errors.
# Design: Error: Elaboration failed
# Error: asim: cannot select specified top-level
# Error: Cannot initialize timing simulation.
请教是什么原因呢？

completed, library, Simulation, specified, 仿真

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