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[求助] 电路设计中组合逻辑和时序逻辑的平衡

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发表于 2010-11-2 09:05:07 | 显示全部楼层 |阅读模式

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在一个大型的电路设计中怎么平衡组合逻辑和时序逻辑?
发表于 2010-11-2 09:07:58 | 显示全部楼层
回复 1# houjibin
发表于 2010-11-2 11:01:58 | 显示全部楼层
首先要保证时序的完整和功能的正确。
减少逻辑门、减小面积或增加裕量倒是其次。
一个周期内组合逻辑过多,时序不满足,就要考虑pipeline;
对周期数敏感而时序比较余量大的话,可以考虑合并reg.
这个有时候要在实践中摸索验证。
发表于 2010-11-2 11:38:25 | 显示全部楼层
与你使用的综合库和你芯片的工作频率关系很大
发表于 2010-11-4 19:35:05 | 显示全部楼层
学习了,谢谢
 楼主| 发表于 2010-11-5 08:57:38 | 显示全部楼层




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