求助

shxr

module compare(a,b,dout);
     input a;
     input b;
     output dout;
     //wire dout;
     assign dout=(a==b)?1:0;
endmodule

综合后有一个warning：signed to unsigned assignment occurs.是针对那条assign赋值语句的
请问这个warning对最后会有影响吗？
这里似乎涉及到无符号和有符号的问题，哪位大侠可以详解下？

shxr

发现把assign dout=(a==b)?1:0;改成ssign dout=(a==b)?1'b1:1'b0;之后就没有warning了

MOSFET

0：默认32bit
dout 1bit
32bit 赋值给1bit会有warning

liqz

如果不写明位宽，大部分编译器会默认为32位，建议在写代码的时候都注明位宽

benjaminweber

不是位宽的问题。Verilog 2001标准之后，Verilog开始区分有符号数和无符号数
在Verilog2001之前，所有数都被认为无符号
Verilog2001之后，默认为有符号，和C是一样的
基本这样的warning可以忽略

zhaichunhua168

回复 1# shxr


    没啥关系，

shxr

谢谢楼上各位大侠的解说，，