cadence verilog-XL使用

chenyoyo · 发表于 2010-10-29 08:56:27

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如何将verilog 的functional自动生成symbol？直接在tools里面调用verilog-XL设置环境参数时run directory一栏应该填什么呀？请大虾指教哇，急。。。

sanxingstar · 发表于 2010-10-30 11:23:18

进入XL后，可以用design->Gen From Source生成，然后在里面只要每个改PIN的参数就可以了，把NWELL pn改为你的PIN所在的层就可以了，比如改为METAL1 pn。

mastosh · 发表于 2012-2-14 21:45:07

dingding

yatn · 发表于 2012-2-16 18:42:24

直接打开你的functional，如果编译有错，则提示错误；如果无错且没有symbol，则会直接自动创建symbol；如果原来有symbol，则不管了，需要你自己查看原来symbol中pin和改过后的程序中定义pin是否一致，不然仿真会出错！

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