if语句中的条件是不是它所包括的所有语句执行过程中条件都要成立?

yifan225 · 发表于 2005-5-31 23:10:30

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

请问Verilog语言中,if语句中的条件是触发条件,还是在这个条件语句下面的所有语句执行过程中条件都要成立?
我在用C语言的过程中,只是一个触发条件的,在VERILOG中,我不知道是不是也是一个触发条件,也就是在if语句中包括的所有语句执行过程中,不再去理会这个条件拉?
还是在if条件分之语句包括的所有语句执行的过程中,要if后面的条件一定成立呢?