请问如何生成VerilogHDL格式的门级网表

highball · 发表于 2010-10-13 15:42:57

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我想使用QuartusII9.0的综合工具生成VerilogHDL格式的门级网表，但是不知道该如何设置。
请教做过这方面的朋友该怎么设置才能生成。谢谢！

highball · 发表于 2010-10-13 22:37:43

没有人知道吗？

sonicsun · 发表于 2010-10-13 23:23:59

应该不行吧…
FPGA使用的是内部的一些逻辑模块实现逻辑，和DC综合出来的网表不太一样…

suntou · 发表于 2010-10-15 14:07:19

楼上解答正确。

penner · 发表于 2010-10-15 16:58:25

學到了一課
作筆計中

highball · 发表于 2010-10-18 16:54:47

恩，多谢各位指教，今天请教了别的公司的朋友，得到的也是这样的答案。

lycxy521 · 发表于 2010-10-24 23:20:19

深入浅出玩转FPGA

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