在一些VerilogHDL应用说明中，提到可综合是什么

heningbo · 发表于 2010-9-16 15:19:06

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如题：
例如：如disable终止语句是不可综合的，%、/是不可综合的

AmoiBB · 发表于 2010-9-17 08:51:20

是指不能被综合工具进行综合的语法，只能用来写testbench

yongfenr · 发表于 2010-9-17 09:48:17

可去看可综合verilog设计，好像是 synthesisal verilog design

heningbo · 发表于 2010-9-18 10:39:20

好的谢谢了

eagle.cracks · 发表于 2010-9-18 20:45:52

verilog最初的设计初衷是作为仿真语言的，所以很多语法，如while，task等都是不可综合的，意味着只能用于仿真，无法对应到实际的数字电路中。可综合，意味着能够映射成实际的数字电路。
可以看看孙海平翻译的那个verilogHDL综合实用教程，语法采取了93标准，不是2001标准。

heningbo · 发表于 2010-9-20 16:55:45

我地明白了

wsqsxl123 · 发表于 2010-9-20 18:25:40

ddddddddddddddddddddddddddddddddddd

shenyang_ · 发表于 2010-9-20 19:23:44

综合指能被综合工具识别的指令或代码，不可综合就是用综合工具综合时该指令是错误的

suntou · 发表于 2010-10-18 14:05:50

可综合设计就是可以映射成实际电路的。

meijingguoyu · 发表于 2010-10-18 15:41:23

不可综合是指在库里没有相应的cell来实现你写的code，比如指定的时间延迟#30，integer定义等等。

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