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[求助] Verilog 计数器 波形仿真

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发表于 2010-8-27 10:30:17 | 显示全部楼层 |阅读模式

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求助Verilog 计数器 波形仿真,在执行到31时会突然变成[] ! 之类的符号如图,我定义也给了8bit,请问问题出在哪了?程序设置?
1.JPG
发表于 2010-8-27 10:56:19 | 显示全部楼层
应该是程序设置有问题,与位数无关,因为加到一定后会回零的
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发表于 2010-8-27 13:42:07 | 显示全部楼层
这个是数制设置问题,设置成无符号整型就可以了
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发表于 2010-8-27 14:34:23 | 显示全部楼层
在波形窗口设置成无符号整型试试
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发表于 2010-8-27 16:36:36 | 显示全部楼层
能说下为什么会这样呢
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 楼主| 发表于 2010-8-27 17:06:40 | 显示全部楼层
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 楼主| 发表于 2010-8-27 17:08:02 | 显示全部楼层


   
在波形窗口设置成无符号整型试试
shxr 发表于 2010-8-27 14:34


已经弄好了,非常感谢!
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发表于 2015-7-8 10:22:46 | 显示全部楼层
怎么解决的啊
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