关于UART中数据合并与分解的问题

yhzhangstrive · 发表于 2010-8-25 22:50:51

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从串口接收模块rxcver接收串行数据，转换成8位（为一帧）的并行数据，把每两帧数据组合成16位的数据rxdata，输出到另一控制模块ctrl，同时，控制模块ctrl产生一个24位的数据，发送给串口发送模块txmit发送出去，txmit模块需要对24位数据分解成3个8位数据输出。

有两个操作：在rxcver模块，需要对接收到的每2个8位数据组合成一个16位的数据。
在txmit模块，需要对接收到的24位数据分解成3个8位数据，依次发送出去。

利用verilog编程实现。请各位提提意见。

AmoiBB · 发表于 2010-8-26 08:56:00

用状态机来实现是可以的

yhzhangstrive · 发表于 2010-8-26 09:18:42

能说说你的思路吗？

[原创] 关于UART中数据合并与分解的问题

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