如何在FPGA内实现一个小延时，比如0.5ns？

yangcosta · 发表于 2010-8-14 22:44:57

端口的话可以用器件本身的IO上的delay来实现，内部逻辑，就算用组合逻辑实现在综合的时候也会被优化掉的，0.5ns不算很大，可以在route之后看一下实际延时是多少，手动改变走线调整大概5ns，然后在约束文件里面固定下来。不过不建议这种设计方式。

AmoiBB · 发表于 2010-8-15 00:28:42

ls的建议不失为一种方法

amormio124 · 发表于 2010-8-17 23:16:44

为什么需要呢？

jlulhf · 发表于 2010-8-18 10:43:05

使用加法器中的进位链试试

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