VHDL三态总线的疑问

hipie · 发表于 2010-8-5 17:38:34

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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY tri2 IS
PORT(ct1:in std_logic_vector(1 downto 0);
datain1,datain2,datain3,datain4: in std_logic_vector(7 downto 0);
qout: out std_logic_vector(7 downto 0)
);
END tri2;
ARCHITECTURE body_tri OF tri2 IS
BEGIN
qout <=datain1 when ct1="00" else (others=>'Z');
qout <=datain2 when ct1="01" else (others=>'Z');
qout <=datain3 when ct1="10" else (others=>'Z');
qout <=datain4 when ct1="11" else (others=>'Z');
END body_tri;

这个是书中的程序，在结构体中，并行对qout赋值，是不允许的啊，为什么这里能用呢，大家帮忙解释一下啊，多谢！

falloutmx · 发表于 2010-8-6 11:35:27

bad coding style，要看综合器能不能解释。上面那个应该等效于
qout <=datain1 when ct1="00" else
         datain2 when ct1="01" else
         datain3 when ct1="10" else
         datain4 when ct1="11";