hold_time violation?

tt · 发表于 2010-8-3 10:53:29

实际上你的报error的那条timeing check来自standcell,而不是来自sdf,所以的dc吐出来的timing是ok的.而仿真的时候会报error.一般来讲stand_cell的timing constraint会做得比较大.报错的概率很大.不知道这种理解对不对,大家探讨.

yohuang · 发表于 2010-8-3 12:56:58

应该是modelsim本身算法的问题，它在处理negative hold time的时候会出问题。换成VCS仿一下应该就没什么问题了。

xiaosha921 · 发表于 2011-8-20 16:14:12

回复 1# X6J6P6

你好！不知道您解决了没有，我也遇到了相同的问题，我的时钟约束脚本是1M，而我的测试文件时钟是10M,就出现了这个问题，我把测试脚本中的时钟换位1M就没有这个错误拉，不知道是否可以和你QQ交流一下。

xylyc521 · 发表于 2011-8-20 21:51:49

学习了！

duke1982 · 发表于 2011-12-13 20:35:47

holdtime是负的这很简单，你把flop里面的clock加缓冲器延迟一段时间，那么holdtime就可能是负的，但是setup ...
yohuang 发表于 2010-7-26 10:42

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一般情况下，setup time 和 hold time 都是正的，时序违例窗口能包住时钟上升沿。
如果hold time为负值，则时序违例窗口是在时钟沿之前，flop内部D端的延迟要比CLK端大，这样延迟后生成的违例窗口是才能包住CLK上升沿。
相反，如果setup time为负值，则时序违例窗口是在时钟沿之后，flop内部CLK端的延迟要比D端大，这样延迟后生成的违例窗口是才能包住CLK上升沿。setup time+hold time > 0.

cadance · 发表于 2011-12-15 11:38:35

回复 16# duke1982

对，
所以你要在仿真器里加个选项，说sdf可以标称负的，

好像在irun里面叫 NTC吧

别的不知道了。

但是我还是认为应该先 dump 下波形再说。

xuzhonglong · 发表于 2013-5-6 15:59:04

这个问题，最终怎么解决的呀？求解

vevo · 发表于 2014-11-16 20:42:04

我也遇到了这个问题，通过导入sdc文件解决了

[求助] hold_time violation?

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