formality中clock gating问题

xiage678 · 发表于 2010-7-24 18:59:35

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请高手指点，谢谢！
问题如下：netlist中因power compile插入了clock gating，出现cell为SNPS_CLOCK_GATE_HIGH*，做rtl&netlist之间形式验证时，设置变量verification_clock_gate_hold_mode（low，high，any都设置过），但是还是报出impl中unmatch的类型为LATCG，
不知如何解决这类问题？请高手指点。谢谢！

小小xxl · 发表于 2010-7-26 14:54:27

1# xiage678

小小xxl · 发表于 2010-7-26 14:55:46

这个好像可以忽略掉，只要verify通过就可以了

cnasic@163.com · 发表于 2011-10-20 12:02:19

只要verify通过就可以了

buhekele · 发表于 2011-11-14 16:13:52

坐等高手解答

河源皮 · 发表于 2017-5-31 15:26:06

为什么可以忽略？Formality能自动识别出这个ICG?

fkl523 · 发表于 2020-3-7 10:31:53

小小xxl 发表于 2010-7-26 14:55
这个好像可以忽略掉，只要verify通过就可以了

谢谢回答，waive掉后继续verify，确实报告是SUCCEEDED，不过FM UG里MATCH章节意思是需要all compare points are matched才可以verify，
是因为有些属于例外情形吗？

greatao · 发表于 2021-6-29 16:44:19

set_app_var verification_clock_gate_edge_analysis true

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[求助] formality中clock gating问题

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