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查看: 5344|回复: 4

【求助】Local端访问PCI9054内部寄存器,只能读,不能写!

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发表于 2006-9-20 14:24:43 | 显示全部楼层 |阅读模式

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具体问题是这样的

利用FPGA在local端访问PCI9054内部寄存器,只能读,不能写

我的CCS#信号,ADS#信号,BLAST#,LW/R#信号严格按照PCI 9054 Data Book V2.1中的page5-36中的"Timing Diagram 5-13.  Local Bus Write to Configuration Register"设置。另外寄存器DMCFGA设置为0x“80000000”,允许LOCAL BUS READ TO CONFIGURATION REGISTER的访问。

我的板上是一块FPGA+一片9054,计算机内也只插了一块板卡!通过检测发现也不是LW/R#被硬件置低,因为如果我把LW/R#置高的话,是不能读出数据的!

另外鄙人手中只有这一块FPGA和9054都是好的的扳子,也没有开发板,所以也暂时不能换扳子来试一下!


在PCI群里面问了许多人,他们说这样做完全没有问题!但是我从local端就是不能写,尽管PCI端读写都没有问题,但是我的设计如果要改的话会非常的麻烦、、、、实在郁闷的伤心,难道真的是传说中的人品问题。


在晚上只有一个04年12月的帖子提到这种现象,但是没有给出解决办法!尽管我已经联系了楼猪,但是一时半会估计是没有回音的、、、帖子的链接
http://bbs.zndev.com/htm_data/18/0412/82494.html

PLX网站上的帮助中有与这个问题的相关的部分,但是不完全一样,中间提到的说法证明我对做法完全没有问题的!!!!这个问答的帖子链接和内容如下:
http://na1.salesforce.com/sol/pu ... ;id=50130000000Cmuu


Question:

Configure Register: How to reconfigure 9xxx internal register from local CPU?
  
Answer:

Very similar to Direct Master Write action.

The differences are;
- A signal called CCS# is asserted (by local CPU) during address phase (i.e. assert/deassert at the same time ADS# does, in C/J mode).
- READY# signal is already enabled and asserted/deasserted by PCI9xxx.
- The cycle should be single cycle, and the bus width should be 32bit.
- For address, only lower 16 bits are decoded and upper 16bits are "Don't care".


鄙人暂时没有PLX公司的帐号,(注册了,但是等待批准却没有反应)所以也不能直接去提问题、、


说了这么多,希望各位大虾走过路过飘过都留下点意见,有没有什么比较好的办法或者建议?或者你曾经遇到并解决了这个问题,希望不吝赐教!

由于上面把项目逼得很紧,小弟非常着急,小弟在这里给你们拜了!!!

小弟
QQ:25811558
邮箱:nj6961◎163.com


再次提前谢谢回帖的各位大虾哈!

[ 本帖最后由 bg085 于 2006-9-20 14:30 编辑 ]
发表于 2006-9-20 22:23:59 | 显示全部楼层
我来把帖子顶上去!
发表于 2006-9-21 12:49:00 | 显示全部楼层
你直接问plx负责亚太地区的技术支持,Raymond chan 他的email 是RChan@plxtech.com,我有比较难解决的问题都是找他解决的
 楼主| 发表于 2006-9-21 12:51:00 | 显示全部楼层
邮件已经发了,暂时还没有回答!焦急期待中!
发表于 2010-7-16 01:06:39 | 显示全部楼层
have a look
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