请问insertion delay是什么意思？？？

ikey

回复 9# skyscar


    CTS为了min skew,会插入clock delay,从而产生insertion delay。请问有问题吗？

zzjseu

回复 8# ikey

很崇拜这位大侠，知识很丰富，一下子就给大家讲了这么多。我这里还有一个小问题，还请大侠赐教，提前谢谢了。

1. 计算和分析min skew的意义显而易见，但是计算和分析 max insertion delay 和 min insertion delay 分别有什么意义呢？

2. 在clock root pin 与 cell clk pin 之间插入buffer 产生延时然后分析计算出min skew；另外有时候为了使信号更快地传播，会进行“断点插buffer” 处理，即在时序路径中插入buffer加快传播速度：那么就产生了一个矛盾，在路径中插入buffer到底是产生了延时呢还是加快了信号传播速度呢？

谢谢

Rucas

回复 12# zzjseu


    兄弟，我发现你问的问题好多都是我想问的，太给力了！！

lvdong19881008

回复 8# ikey


   inseration delay 不就是clock source delay么  是clock source 到 clock defination point 之间的 延时   inseration delay 跟 clock skew 有什么关系呢？？ 初学者求解释 谢谢

ikey

回复 12# zzjseu


      大侠不敢当，大家交流，skew,latency对于做tree都很重要，比如insertion delay插太多，会让tree做长，delay会比较大，这是设计不愿看到的，如果底层的delay就做的很大，到top层没法调了，而且如果一个长一个短，skew不就大吗？其实对于每个design project，具体是否要插buffer或者不插都是case by case，比如一根path必须走很长，这时如果slew会比较大，并且如果影响到delay或skew，这种情况下其net上就可以加一对inverter，比较smooth，这样inverter本身造成的delay已经远远小于它们对于减少slew而减少delay所做的贡献;而有的path必须做的比较短，例如做tree的spec里面的clock group里面的path，都往某条path match，希望clock group skew越小越好，clock latency越短越好，这条path就必须做短，并且很短了，这时候插buffer反而会使得delay增大，主要就看哪个作用占优。
      再说点题外话，比如对于backend design engineer的理解，需要看得懂constraints，自己可以debug大部分skew,timing，而不是把所有问题丢给前端，让前端告诉哪里需要debug。而使用tool的目的是将tool的最大努力方向用在可以提高的path,cell,timing,skew等指标上，而不是完全依赖tool跑一遍flow看下timing,skew就拉倒。需要根据design的具体要求和sta结果，知道哪里为什么需要插buffer，为什么某些cell需要upsize等等，为什么spec需要和如何设置clock group，macromodel等等，为什么在floorplan阶段需要place一些critical path，而非拿到网表就一股脑让tool自动摆放。另外还有“小”问题也不可忽略，比如SI，会直接影响到setup,hold，不能单纯靠upsize，还有可能route就已经很密了，等等。
     说了这么多无非是想说明一个：解决办法是不断的尝试总结尝试总结...，eco，从工作经验中总结和学习。听起来像等于没说，但确实就是这样，掌握处理问题的方法的能力往往比会解决一个问题的强弱要更重要，工程上的解决办法不是课本上的定律法则，一招吃遍天下鲜。

一路向前

初学者，顶一个

王不动

latency 分source latency（外部） 和net latency（内部）， insertion delay 就是net latency。

abc81978

继续讨论。

scu_lin

学习了~~~~~~~~

jr3749352123

回复 15# ikey


   受教了，多谢