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楼主: zh123456789

[求助] 同样的verilog代码，不同的sdc约束，综合出来的电路结构差异很大，什么原因？

发表于 2022-3-2 14:14:26 | 显示全部楼层

工具会根据约束选择相应的优化策略，选择不同的逻辑结构，自然约束不同不一样，不然综合环境随便一个人都能做出来了

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